ニュースリリース - 2020年5月28日

NVIDIAが、高性能クラウド・コンピューティング向けチップ設計に シノプシスのシリコン実証済みDesignWare DDR IPを採用

7nmも含め各種プロセスに対応したDesignWare DDR IPがコンピューティング負荷の高いAIアプリケーションに求められる高性能メモリー・インターフェイス機能を提供

概要

• シノプシスの高密度DesignWare^® DDR PHY IPが、NVIDIAに比類なき性能、低レイテンシ、消費電力効率を提供。
• DDR5/4向けにチャネルあたり複数のDIMMをサポートするDDR PHYが、NVIDIAのネットワーキング・データ転送速度やメモリー容量の要求を達成。
• 出荷後にアップグレード可能なファームウェア・ベース・トレーニング機能により、より堅牢で信頼性の高いチャネルを実現、新しいメモリー・プロトコルに対応するためのアルゴリズム修正を可能に。

2020年5月28日 カリフォルニア州マウンテンビュー発 - シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、NVIDIA社のネットワーク・ビジネス・ユニットであるMellanox社が、高性能コンピューティングならびにAIアプリケーション向けネットワーキング・チップ InfiniBandで必要とする高度なメモリー機能に対応するため、シリコン実証済みDesignWare DDR5/4 PHY IPを採用すると発表した。最大80ビットのデータパスとチャネルあたり複数のDIMMをサポートする高品質なDesignWare DDR5/4 IPが、NVIDIA社の高性能クラウド・コンピューティング性能の向上に不可欠な、データ転送速度とメモリー容量を提供する。デジタル・コントローラIP、PHY IP、検証用IPからなる各種プロセス対応の多岐に渡るメモリー・インターフェイスIP群の一部であるDesignWare DDR5/4 PHY IPは、Mellanox社が開発リスクを抑えてASICやSoCにIPを組み込んでいくのに欠くことのできないあらゆる機能を提供する。

DesignWare DDR5/4 PHY IPは、出荷後にハードウェアに手を加えることなくアップグレード可能なファームウェア・ベース・トレーニング機能を提供している。これにより、設計者は新しいプロトコルに対応するリスクを低減することが可能になる。このファームウェア・ベース・トレーニング機能は複雑なトレーニング・パターンを適用できるため、最高水準のマージンとチャネル信頼性をシステムレベルで実現できる。またDesignWare DDR5/4 PHY IPは、消費電力効率を高めるために、低エグジット・レイテンシや複数のトレーニング済みステートを持つ複数のローパワー・ステートを提供しており、ダイナミックな周波数変更に対応できる。

シノプシス　IPマーケティング&ストラテジ担当上級副社長　John Koeterは次のように述べている。「大量のデータ処理を必要とするネットワーキングやAIなどのアプリケーションを可能にする高性能なASICやSoCには、パフォーマンスのボトルネックを最小化できる広帯域のオフチップ・メモリー・テクノロジが必要です。DesignWare DDR5/4 PHY IPは、最大のデータ転送速度を実現し、ファームウェア・ベース・トレーニングのような他社にはない機能も提供しています。これにより、NVIDIA社をはじめとするお客様各社では、開発リスクを抑えつつ、最新の機能をデザインに組み込んでいくことが可能となります」

NVIDIA社　Mellanoxビジネス・ユニット　エンジニアリング担当上級副社長　Shlomit Weiss氏は次のように語っている。「ネットワーキング・コンピューティング機能を提供する最新のInfiniBandソリューションにシノプシス社のDesignWare IPを採用した背景には、これまでも当社のチップデザインにシノプシス社の高品質なIPを統合してきた長年に渡る実績があります。同社のDDR PHY IPは、製品の差別化に欠かせない高い品質/容量/パフォーマンスを実現してくれます。非常に高度なメモリー機能の搭載を可能にしてくれる最良のソリューションです」

提供可能時期ならびに関連情報

DesignWare DDR5/4 IPは、既に提供を開始している。

詳細はhttps://www.synopsys.com/designware-ip/interface-ip/ddr.htmlより入手可能。

DesignWare IPについて

シノプシスは、システムオンチップ向けの高品質かつシリコン実証済みIPのリーディング・プロバイダである。シノプシスの多岐にわたるDesignWare IP群は、ロジック・ライブラリ、組込みメモリー、組込みテスト、アナログIP、有線・無線通信向けインターフェイス（業界標準プロトコル）IP、セキュリティIP、組込みプロセッサ・コアとそのサブシステムで構成されている。IPに関連するソフトウェア開発とハードウェア/ソフトウェア統合を容易にするため、シノプシスのIP Acceleratedイニシャティブは、IPプロトタイピング・キット、IP向けソフトウェアの開発キット、IPサブシステムを提供している。DesignWare IPは、信頼性の高い開発手法、品質確保のための巨額の投資の所産であるだけでなく、包括的な技術サポートとともに提供されているため、設計者は、IPのSoCへの統合リスクを最小化し、最終製品の市場投入までにかかる期間を短縮することができる。

詳細情報はhttps://www.synopsys.com/ja-jp/designware-ip.htmlより入手可能。