ニュースリリース - 2018年10月1日

シノプシスのデジタルならびにカスタム・デザイン・プラットフォームがTSMC社の 5nm EUVベース・プロセス認証を取得

認証により、実証済みの量産設計フローを最先端デザインで活用可能に

概要

• IC Compiler^TM  II とDesign Compiler^® Graphical が、性能/消費電力/面積の最適化のための統合フローを提供

• StarRC^™、PrimeTime^®、PrimeTime PX が、設計フロー全体を通じたタイミングとパワーのインプリメンテーション/サインオフを実現

• 最先端のシミュレーション・ソリューションを提供するカスタム・デザイン・プラットフォームが、新しい5nmデザイン・ルールとFinFETデバイス・モデルをサポート

2018年10月1日 カリフォルニア州マウンテンビュー発 - シノプシス（Synopsys, Inc.、Nasdaq上場コード:SNPS）は本日、TSMC社が、同社の最先端EUV（Extreme Ultra Violet）ベース 5nmプロセス・テクノロジの最新バージョンで、シノプシスのデジタルならびにカスタム・デザイン・プラットフォームを認証したことを発表した。次世代デザインへの最短パスとなる最適化済み設計ソリューションを提供するために両社が長年にわたって広範囲に協業してきた成果である。

論理合成ソリューション Design Compiler Graphical は、厳格な5nm実用性バリデーションを経て、配置配線ソリューション IC Compiler II  によるレイアウト結果とのタイミング/消費電力/面積の相関性を実証した。Design Compiler Graphical は、ビアピラー最適化、マルチビット・バンキング、ピンアクセス最適化などの点で大きな技術革新を果たしており、こうした5nm 向け新機能により、これまで以上に高性能/低消費電力/小面積のデザインを実現することができる。

課せられたデザイン密度実現の鍵を握るのはIC Compiler II の機能向上である。IC Compiler II は、設計工程後半での配線性と全体的なデザイン収束性の最大化を妨げることなく、多岐に渡る異なる形状のセルの複雑な二次元配置を最適化工程でネイティブに実行する。

スタティックタイミング・サインオフ解析ソリューション PrimeTime のパラメトリック・オンチップ・バリエーション（POCV）解析機能も強化されており、プロセス微細化や、低消費電力実現のために一般的に用いられる低電圧動作モードによって増加するノンリニア・バリエーションを正確に捕捉することができる。さらにフィジカル考慮ECO機能にも改良が施されており、より複雑化したレイアウト・ルールに則り、密集を回避し、最適な配置やピン位置を実現するためのECOを実行する。

TSMC社　デザイン・インフラストラクチャ・マーケティング担当　シニア・ディレクター　Suk Lee氏は次のように語っている。「このEUV ベース5nmノードは、当社にとって重要な節目となるテクノロジです。この業界最高水準のプロセス・テクノロジの提供によって、当社は、拡大を続ける業界における優位性を更に拡大し続けてまいります。当社は、設計フローの合理化とより短期間での成果に向けてシノプシス社と緊密に協業を重ねてまいりました。その結果お客様各社では、シノプシス社のデジタル/カスタム・デザイン・プラットフォームを用いて、この最新プロセスを活用することが可能となりました。今回の協業を通じて、ハイパフォーマンス・コンピューティングや超低消費電力モバイル・アプリケーションの実現に向けて、このプロセスを最大限活用することが可能となったのです。さらに当社の次世代ノードに向けて、この協業を継続してまいります」

シノプシス　マーケティング担当コーポレート・バイス・プレジデント　Michael Jackson は次のように述べている。「早い段階から他に先駆けた広範囲にわたる協業をTSMC社と展開することにより、お客様各社では、当社のデザイン・プラットフォームを用いて、TSMC 5nmプロセス・テクノロジのメリットを最大限活用できるようになりました。TSMC社と共にコミットしてきたこの共同開発の結果、より早い時期にお客様は5nmプロセス・ノードを導入可能となり、業界最高水準の高い性能/低消費電力/小面積を実現した史上最も高密度なデザインの市場投入時期を早めることができるようになりました」

シノプシス・デザイン・プラットフォームのテクノロジ・ファイル、ライブラリ、寄生データは、5nmプロセスでのデザインに向けてTSMC社より提供される。TSMC 5nm FinFETプロセス認証を取得したシノプシス・デザイン・プラットフォームのツール群とその主要機能は以下のとおり。

• 配置配線ソリューション IC Compiler II

  フルカラー対応の配線/抽出機能、セル占有面積シュリンクを最小限に抑制する次世代配置/リーガライズ・テクノロジ、デザイン・リソース最大活用のための最先端リーガライズならびにピン位置モデリング

• スタティックタイミング・サインオフ解析ソリューション PrimeTime

  低電圧デザインのための最先端のバリエーション・モデリング機能、新しいフィジカル・デザイン・ルールに則ったECOテクノロジ

• パワー解析ソリューション PrimeTime PX

  超高密度スタンダードセル・デザインにおけるリーク電流の影響を高精度に解析するための最先端パワー・モデリング

• RC抽出サインオフ・ソリューション StarRC

  5nmデバイスの複雑性に対処するための最先端モデリング機能、サインオフのために論理合成から配置配線まで一貫したRC抽出を可能にする共通のテクノロジ・ファイル

• フィジカル検証サインオフ・ソリューション IC Validator

  認定済みDRC/LVS/フィル・ランセット。TSMC社によるデザインルールのリリースと同時にランセットもリリース

• 回路シミュレーション・ソリューション  HSPICE^®、CustomSim™、FineSim^®

  モンテカルロ特性のFinFETデバイス・モデリング、アナログ/ロジック/高周波/SRAM 回路の高精度シミュレーション

• 信頼性解析ソリューション  CustomSim

  5nmエレクトロ・マイグレーション（EM）ルールに則って実行する高精度なダイナミック・トランジスタレベルIRドロップ/EM解析

• カスタム設計ソリューション Custom Compiler™

  新しい5nmデザイン・ルールのサポート、カラーリング・フロー、ポリ･トラック・リージョン、MEOL（Middle-End-Of-Line）接合対応

• カスタム・タイミング解析ソリューション NanoTime

  5nmデバイス対応のランタイムならびにメモリー最適化、FinFETスタックのPOCV解析、カスタムロジック/マクロ/エンベデッドSRAMのためのシグナルインテグリティ解析機能強化

• カスタム機能検証ソリューション ESP-CV

  SRAM/マクロ/ライブラリセルのためのトランジスタレベル・シンボリック等価性チェック

シノプシスについて

Synopsys, Inc.（Nasdaq上場コード:SNPS）は、我々が日々使用しているエレクトロニクス機器やソフトウェア製品を開発する先進企業のパートナーとして、半導体設計からソフトウェア開発に至る領域（Silicon to Software）をカバーするソリューションを提供している。電子設計自動化（EDA）ソリューションならびに半導体設計資産（IP）のグローバル・リーディング・カンパニーとして長年にわたる実績を持ち、ソフトウェア品質/セキュリティ・ソリューションの分野でも業界をリードしており、世界第15位のソフトウェア・カンパニーとなっている。シノプシスは、最先端の半導体を開発しているSoC（system-on-chip）設計者、最高レベルの品質とセキュリティが要求されるアプリケーション・ソフトウェアの開発者に、高品質で信頼性の高い革新的製品の開発に欠かせないソリューションを提供している。

詳細情報は、https://www.synopsys.com/ja-jpより入手可能。